Laporan Akhir Percobaan 1 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa 

7. Link Download

 1. Jurnal[Kembali]

2. Alat dan Bahan[Kembali]

    a. Signal generator

    b. 4 JK Flip-flop 74LS112

    c. LED Red

    d. LED Yellow

    e. LED Green

    f. LED Blue

    g. Saklar SPDT

    

3. Rangakaian Simulasi[Kembali]

4. Prinsip Kerja Rangkaian[Kembali]

    Pada rangkaian ini, digunakan 4 JK Flip-flop 74LS112, 4 buah LED, saklar SPDT, signal genarator, vcc dan ground. JK Flip-flop yang digunakan adalah  aktif rendah, yaitu yang akan aktif ketika berlogika 0. Dan untuk saklar SPDT disini, sebagai pereset rangkaian flip-flop. Untuk masukan input awal JK flip-flop pertama dari signal generator masuk ke pin clock, ketika clock berlogika 0 dan J , K berlogika 1, dan Outputnya Q berlogika 1 yang mana dapat mengaktifkan LED. Dan ketika clock, J dan K berlogika 1, maka outputnya Q akan berlogika 0 sehingga LED tidak menyala dan ketika di klik 2x dan nanti Q komplemen berlogika 0, karena clock JK flip-flop kedua terhubung dengan Q komplemen dari JK flip-flop kedua maka Q komplemen dari JK flipflop pertama yang akan menjadi masukan di pin clock JK flip-flop kedua. Dan begitu juga untuk flipflop selanjutnya yang mana inputan clock nya dari Q komplemen flip-flop sebelumnya.  Hasil dari rangkaian ini akan bergantian/bergiliran bernilai 0 dan 1. Sehingga nilai output maksimal dari rangkaian ini adalah 15.

5. Video Rangkaian[Kembali]

6. Analisa[Kembali]

    1. Analisa output percobaan berdasarkan ic yang digunakan?

    Jawab:

    untuk output pada rangkaian percobaan 1 ini, yang menggunakan JK Flip-flop aktif rendah, ketika clock aktif dan J, K berlogika 1 maka output Q dan Q komplemen logikanya akan saling bergantian 

    2. Analisa sinyal output yang dikeluarkan JK flip-flop kedua dan ketiga?

    Jawab :

    Untuk sinyal output yang dikeluarkan JK flip-flop kedua   inputan untuk clocknya bergantung dari Q komplemen dari JK flip-flop pertama, ketika clock JK flip-flop pertama berlogika 0, maka akan aktif karena aktif rendah , karena clocknya aktif maka outputnya akan berlogika 1. Dan ketika J dan K berlogika 1 maka outputnya akan berlogika bergantian. Disaat Q komplemen berlogika 0, karena terhubung dengan JK flip-flop yang kedua maka clock akan aktif dan begitu juga untuk JK flip-flop yang ketiga bergantung pada clock dari JK flip-flop sebelumnya.

7. Link Download[Kembali]

File rangkaianklik

Videoklik

HTMLklik